Scheinbar haben Sie Javascript in Ihrem Browser deaktiviert. Einige Funktionen auf dieser Seite funktionieren nur, wenn Sie sich anmelden.

Wird ein Fehler angezeigt?

SATA3H-CPUless-IP-VT7

Name: Design Gateway SATA3H-CPUless-IP-VT7
Brand: Design Gateway
SKU: 408-CPULESS-IP-VT7
Price: 33858.97 CHF
Availability: OutOfStock

Bilder dienen lediglich der Veranschaulichung und sind nicht Originalgetreu
Siehe Produktspezifikationen

Mouser-Nr.:

408-CPULESS-IP-VT7

Herst.- Nr.:

SATA3H-CPUless-IP-VT7

Herst.:

Design Gateway

Beschreibung:

Entwicklungssoftware CPU less SATA Host IP core for Xilinx Virtex-7

Datenblatt:

SATA3H-CPUless-IP-VT7 Datenblatt (PDF)

Mehr über

Weitere Informationen zu Design Gateway SATA3H-CPUless-IP-VT7

Verfügbarkeit

Lagerbestand:: Lizenzschlüssel für die Software werden per E-Mail geschickt.

Menge eingeben:

Minimum: 1 Vielfache: 1

Stückpreis:

CHF -.--

Erw. Preis:

CHF -.--

Vorauss. Zolltarif:

Dieses Produkt wird KOSTENLOS versandt

Preis (CHF)

Menge	Stückpreis	Erw. Preis
	CHF 33 858.97	CHF 33 858.97

.hidden-for-nojs { display: none; } .pull-right-nojs { justify-content: flex-end; }

Produktattribut	Attributwert	Attribut auswählen
Hersteller:	Design Gateway
Produktkategorie:	Entwicklungssoftware
Produkt:	IP Core - SATA3H-CL
Zum Gebrauch mit:	Xilinx Virtex-7
Marke:	Design Gateway
Land der Bestückung:	Not Available
Land der Verbreitung:	Not Available
Ursprungsland:	Not Available
Produkt-Typ:	Development Software
Unterkategorie:	Embedded Solutions

Produkte gefunden:

Um ähnliche Produkte anzuzeigen, wählen Sie mindestens ein Kontrollkästchen aus

Um ähnliche Produkte in dieser Kategorie anzuzeigen, wählen Sie mindestens ein Kontrollkästchen oben aus.

Ausgewählte Attribute: 0

Dokument filtern:

Datenblatt

SATA3H-CPUless-IP-VT7 Datenblatt (PDF)

SATA3 Host CPUless IP Core

Design Gateway SATA3 Host CPUless IP Core is designed to be an all-in-one system containing the application, transport, and link layers in one IP. This helps the connection with the PHY layer implemented by the transceiver without CPU and DDR usage. The SATA Physical layer is designed using an HDL code to control the transceiver following the SATA protocol. The interface module is connected between the SATA3H-CL IP and the SATA device. This SATA3 IP core PHY is provided in the reference design in the release stuff for the IP customer. The SATA3 host IP core features a dgIF typeS user interface that is very easy to access and comes with a control and data interface.